OD Space Effect (OSE) | 半導體od poly
從0.25um以下的半導體製程,利用STI的方法來做隔絕元件與元件。由於STI的作法,會在Substrate上挖出一個溝槽,再填入二氧化矽當絕緣層,這個動作會產生應力的問題,對元件NMOS和PMOS產生額外的影響。本篇所談的ODspaceeffect(OSE)orODspacingeffect和先前提到的LODeffect[1],[2]一樣,都是因為半導體製程裡STI(Shallowtrenchisolation)所造成的,所以LOD和OSE可稱為STIstresseffect。在65nm之前的製程,OSE的影響並不明顯,所以STIstresseffect單純指LODeffect。而45nm以下的先進製程,OSE的影響就不能再被忽略了。什麼是OSE?如下圖一...
從0.25um以下的半導體製程,利用STI的方法來做隔絕元件與元件。由於STI的作法,會在Substrate上挖出一個溝槽,再填入二氧化矽當絕緣層,這個動作會產生應力的問題,對元件NMOS和PMOS產生額外的影響。本篇所談的OD space effect (OSE) or OD spacing effect和先前提到的LOD effect [1], [2]一樣, 都是因為半導體製程裡STI (Shallow trench isolation)所造成的,所以LOD和OSE可稱為STI stress effect。在65nm之前的製程,OSE的影響並不明顯,所以STI stress effect單純指LOD effect。而45nm以下的先進製程,OSE的影響就不能再被忽略了。 什麼是OSE?
如下圖一為一個NMOS,STI的寬度(W)、深度(D)以及STI到元件閘級(Gate)的距離(S)皆會改變應力對元件的影響。理想上,每片Wafer的STI的深度應為定值,此值由各家晶圓廠製程所決定,Circuit designer或Layout engineer不需要考慮STI深度所造成的影響。而STI到Gate的距離對device產生的影響就是之前說的LOD effect [1], [2],圖一裡標示的S,就是所謂的Length of diffusion (LOD)。圖一裡STI的寬度(W),也就是兩個OD的Space,因此STI寬度所造成的影響稱為OD space effect。在文章一開始提過,OSE在65nm之前的製程裡並不明顯,可以忽略;在45nm之後的製程,Designer就必須考慮OSE的影響。
圖一:
模擬OSEBSIM4 SPICE model並不支援OSE,foundries (TSMC、Samsung、IBM等)用自己的演算法來Model OSE,所以並沒有標準的參數來描述OSE。雖然各家Foundry的參數不同,但基本上都是計算元件到四個邊OD的平均距離。晶圓廠再根據製程參數、以及各自的演算法來模擬OSE的對元件的影響。如圖二裡中間4個Finger的Device A,其左、右、下方的OD spacing分別為XL、XR、YB,而上方則為YU1、YU2的平均。此外,Device A的四個Finger為單...